別のアンチログ回路 (3) -- アナログシンセの VCO ブロック (40)

アナログシンセ回路 VCO アンチログ SPICE

前回の回路は、差動入力電流に対してアンチログ特性の出力電流を得るものですから、ピッチ CV のサミング・アンプが差動電流出力でなければ、何らかの形の電圧-差動電流変換回路が必要になります。
まず思いつくのがエミッタ直結のトランジスタ２個による差動増幅回路ですが、直線性の良い範囲が狭いので、この応用には適しません。
エミッタ間に抵抗を挿入することによりゲインを下げる代わりに直線性の良い範囲を拡大する方法もありますが、それでも直線性は十分ではありません。
そこで、文献 [*1] の中の

  • 第５章 増幅回路、5.1 低ひずみ差動増幅回路(1)、pp.118、
    図5.1 低ひずみ差動増幅回路

を試してみて、(シミュレーション上では) 良好な結果が得られました。

左の図が図 5.1 に相当するものです。　アンチログ回路では、PNP トランジスタによる逆極性の回路となっていますが、ここでは文献の NPN トランジスタの回路で説明します。
各トランジスタの特性は等しく、また、ベース電流は無視できるものとします。　さらに、熱的な結合が取れていて、各トランジスタは同じ温度であると仮定します。
Q1 と Q3 は直列に接続されており、(Q4 のベース電流は無視できるので) コレクタ電流の値は等しくなります。　さらに、コレクタ電流は等しく (特性も温度も等しいので) ベース・エミッタ間の電圧も等しくなります。　つまり、

  • Ic1 = Ic3
  • Vbe1 = Vbe3

となります。
同様に、Q2、Q4 側に対して、

  • Ic2 = Ic4
  • Vbe2 = Vbe4

となることが言えます。
また、Q1 のベースは入力 VIN+ に接続されているので、Q1 のエミッタ電圧 Ve1 はベース・エミッタ間電圧だけ下がった
Ve1 = (VIN+) - Vbe1
となります。
さらに、Q1 のエミッタは Q3 のコレクタにつながっていますが、Q3 のエミッタ電圧には直接には関与しません。
むしろ、Q4 のベースに接続されているパスを通じて、(エミッタ抵抗 RE の右端) = (Q4 のエミッタ電圧 Ve4) に対し、
Ve4 = Vb4 - Vbe4 = Ve1 - Vbe4 = (VIN+) - (Vbe1 + Vbe4)
という関係になります。
同様に、Q2 のベースは入力 VIN- に接続されているので、(エミッタ抵抗 RE の左端) = (Q3 のエミッタ電圧 Ve3) に対し、
Ve3 = Vb3 - Vbe3 = Ve2 - Vbe3 = (VIN-) - (Vbe2 + Vbe3)
という関係になります。
結局、エミッタ抵抗 RE の両端に掛かる電位差は、

Ve4 - Ve3 = (VIN+) - (Vbe1 + Vbe4) - ((VIN0) - (Vbe2 + Vbe3))
          = (VIN+) - (VIN-) + (Vbe2 - Vbe4) + (Vbe3 - Vbe1) 
          = (VIN+) - (VIN-)

となり、入力電位差 (VIN+)-(VIN-) がそのままエミッタ抵抗 RE の両端にかかることが分かります。
したがって、入力電位差 Vin = (VIN+)-(VIN-) と定義すると、エミッタ抵抗 RE を流れる電流は (Vin / RE) となり、出力電流 IOUT1、IOUT2 はそれぞれ、
IOUT1 = I0 - (Vin / RE)
IOUT2 = I0 + (Vin / RE)
と表されます。
この式には非線形なふるまいをする Vbe の項は含まれていないので、原理的に直線性に優れています。
一方、良い点ばかりではなく、欠点もあります。
まず、使用するトランジスタの数が４個と多くなることです。
差動増幅回路ですから、トランジスタ２個で特性が不十分な場合、トランジスタ３個の回路で解決できるとは考えにくく、次の可能性としてはトランジスタを４個使う回路になります。
ディスクリート・トランジスタで実現する場合、特性を合わせるべきトランジスタ数が４個となり、また、それらの熱結合を良くしなければならないのも不利です。
差動増幅なので、Q1 と Q2 とのペア、および Q3 と Q4 とのペアのマッチングを優先します。
次に問題となるのは、差動入力電圧の範囲が ±300 mV 〜 ±400 mV 程度に制限されることです。
差動入力 Vin がゼロの場合、Q3 と Q4 それぞれの Vcb = 0 となり、能動領域と飽和領域の境界の状態での動作になります。　差動入力電位差 (の絶対値) が増加していくと、片方のトランジスタは Vcb > 0 となり能動領域に入りますが、もう片側のトランジスタは Vcb < 0 となって、軽い飽和領域で動作することになります。
この電圧はエミッタ抵抗 RE によらず、入力電位差そのものに依存しますから、大体 300 mV から 400 mV ぐらいで飽和による影響が顕著になってきて、回路として正常な動作をしなくなります。
この点については、入力電圧のレンジがこの範囲におさまっているなら障害にはなりません。
さらにもうひとつ問題があって、この回路では一般の２トランジスタの差動増幅回路と違って、負荷抵抗を付けて出力電流を電圧に変換すると、トランジスタ Q1、Q2 それぞれのベース電位とコレクタ電位の変化が同相になります。
そのため、ベース・コレクタ間の容量を介して正帰還がかかって動作が不安定になる可能性があります。
これについては、もともとゲインが小さくて正帰還量が少なければ問題にはなりませんし、高域でのゲインを抑えるようにすれば防止できます。
前回の LTspice シミュレーションでは DC スイープ解析で特性を求めており、トランジェント解析は行っていないので、何も対策はしてありません。

*1:青木 英彦 著:「アナログICの機能回路設計入門―回路シミュレータSPICEを使ったIC設計法 (C&E TUTORIAL)」、CQ出版 (1992年9月)、ISBN:4789832910