LPC810M021FN8 (17) -- アナログ・コンパレータ (2)

前回はグラウンド・レベルから電源レイルまでスイングする、「大振幅」のロジック出力をコンパレータ入力に与えて伝達遅延時間を測定しました。
今回は「小振幅」(±50 mV) の信号をコンパレータ入力に与えた場合の伝達遅延時間を測定します。
測定に使用した回路を下に示します。

パルス信号源として、内蔵 SCT (State Configurable Timer) モジュールで作成し、4 番ピンから出力した約 24 kHz の矩形波を使用しています。
電源電圧は 3.3 V に固定で、3.3 Vp-p のロジック出力を 3.3 kΩ と 100 Ω で分圧した約 100 mVp-p矩形波を AC 結合でコンパレータ入力に加え、約 ±50 mV の信号としています。
コンパレータ入力のコモン電圧を変化させながら、入力パルスのエッジと出力パルスのエッジとの間の遅延時間をオシロを使って測定します。
上の回路で注意すべき点は、以前に外部クロック入力の場合に示したように、電源投入/リセット時に 5 番ピンを低インピーダンスでロジック「L」レベルに引っ張っているとシリアル ISP が強制起動してしまい、ユーザプログラムが実行されなくなることです。
上の回路では、ノイズなどの影響を少なくするため、コモン電圧とグラウンドの間に 10 μF の電解コンデンサを接続していることもあり、電源投入時にはグラウンド側に引っ張られます。
しかし、コモン電圧のトリマを Vdd 側いっぱいに回してから電源を投入すればユーザプログラムは走りだすので、特に対策はしてありません。
もし実際のアプリケーション回路でこのことが問題になる場合には、あらかじめ対策を考えておく必要があります。
測定結果のグラフを下に示します。

赤色のプロットが立ち上がりエッジ側の伝達遅延時間で、青色のプロットが立ち下がり側の伝達遅延時間です。
コモン電圧が 1 V 付近および 2.25 V 付近で遅延時間が急変しています。
多回転型トリマではなく、普通の安物のトリマを使ったために、急変部分の詳しい測定はできませんでした。
この急変の原因は、レイル・ツー・レイル入力とするための回路構成にあるものと思われます。
内部入力回路では NMOS の差動回路と PMOS の差動回路のゲート入力が並列につながれ、両者の出力を合成して次の段をドライブします。
グラウンド付近のコモン入力電圧では NMOS ペアは動作しなくなり、PMOS ペアの寄与が主になります。
反対に、Vdd 付近では PMOS ペアは動作しなくなり、NMOS ペアの寄与が主になります。
Vdd の 1/2 程度の電圧では NMOS、PMOS ともに動作します。
それらの動作が切り替わる領域では特性が「あばれる」ことが考えられ、それが遅延時間の変動につながっていると思われます。
遅延時間の変動が問題になり、かつコモン電圧を選択可能であれば、コモン電圧 1 V 程度および 2.25 V 程度は避けたほうが賢明ということになります。