PIC18F14K50 (10)

PIC18F14K50 の内蔵モジュールを利用した VCO で、リセットパルス幅を決定する時定数回路を別に持つタイプの回路の、リセット期間付近の波形写真を下に示します。　電源電圧 Vdd = 5 V の場合です。

一番上がタイミング・コンデンサ端の電圧で、C12IN2- (14 番ピン) を見ています。
真ん中が約 1 μs のリセットパルス幅を決めている時定数回路の 2.2 kΩ と 470 pF の接続点である CIN123- (7 番ピン) の波形です。
一番下が SR ラッチ出力の SRQ (6 番ピン) の波形です。
使っているディジタル・オシロが２入力のため、一番下の SRQ 波形はメモリされている波形を表示しており、リアルタイムで観測しているのは上のふたつの波形だけです。
まず、通常の、アンチログ回路の出力電流でタイミング・コンデンサが充電されている期間では、SRQ 出力は「H」レベル、つまり Vdd 電圧が出力されており、2.2 kΩ を介してつながっている時定数回路の 470 pF のコンデンサも Vdd まで充電された状態にあります。　これが上の写真の左側の状態です。
タイミング・コンデンサの充電が進んで、コンパレータ 2 の比較電圧 1.024 V を下回って反転すると、SR ラッチも反転し、SRQ 出力は「L」レベル、つまり GND 電圧になります。　これが上の写真の、中央から左へ 1 div 付近の状態です。
1 μs 時定数回路は放電を始め、電圧が (1/3) Vdd 程度になった時点でコンパレータ 1 が反転し、SR ラッチは「H」レベルに戻ります。　これが上の写真の中央から右へ 2 div 付近の状態です。
リセットパルスである SRQ 出力のパルス幅は期待される 1 μs よりも広くなっていますが、これはコンパレータの応答の遅れが加味された結果であると思われます。
一番上のタイミング・コンデンサ端の波形を見ると、リセットパルス幅の中で、ほぼ 1 次 RC 回路の応答を描きながら電源電圧の Vdd まで十分に放電されていることが分かります。
写真では示していませんが、電源電圧を下げると、リセット用の PMOS FET のゲート・ソース間の電圧 (の絶対値) が小さくなるため、ON 抵抗が増大し、定電流性が強くなって、電圧変化はもっと直線的になります。
電源電圧を 3.3 V にすると、約 1 μs のリセットパルス幅ではリセットしきれなくなってしまいます。
後で追加する予定の回路で CMOS アナログスイッチを使うので、その時点で PMOS FET を CMOS アナログスイッチに置き換えてみて、 3.3 V で使えるかどうかを試してみようと思っています。
ハードシンク機能を試してみたのが次の写真です。

上の波形は C12IN2- (14 番ピン) で見たタイミング・コンデンサ端 (のこぎり波出力) の電圧です。
下の波形は INT1 (15 番ピン) のハードシンク入力です。
ハードシンク入力が「L」なら通常の動作で、「H」の期間だけ強制的にリセットされます。
ハードシンク・パルス周期は約 732 Hz です。
ハードシンクが掛かっている付近を拡大したのが下の写真です。

ハードシンク・パルスは、PIC18F14K50 内蔵の USART モジュールと TIMER2 モジュールを利用して作り出しており、パルス幅は正確に 1 μs です。