PSoC5LP Prototyping Kit (39) --- デルタ・シグマ ADC と CIC 補償フィルタ (5)
オーバーサンプリング DAC を接続して測定して、sinc^4 補償フィルタで十分にフラットな周波数特性になることをダメ押しで確認しました。
この作業中に、PSoC5LP Prototyping Kit の外部接続ヘッダ J2 の 3 番ピン RST には、何も接続されていないことが判明しました。
まず、オーバーサンプリング DAC での測定結果のグラフを下に示します。
ほぼフラットな特性となっています。
使用したオーバーサンプリング DAC のリセット信号用に PSoC5LP のポートを割り当てるのも面倒なので、タ−ゲット・ボードのリセット信号を接続しておき、必要がある場合にはマニュアル・リセットを行なうことで済ませることにしました。
Prototyping Kit の資料では、ヘッダ J2 の 3 番ピン は「RST」という名称になっていて、これがボードのリセット信号であると推察できます。
ところが、実際には 3 番ピンには何も接続されておらず、スルーホールのランドがあるのみです。
部品面の 3 番ピン付近の拡大写真を下に示します。
下側に 4 つ並んでいるランドは、右から
- 1 番 — VDD
- 2 番 — GND
- 3 番 — RST
- 4 番 — P0.7
となっています。
VDD は裏面で接続されているので、部品面では接続はありません。
GND は、すぐ上のベタ・パターンと接続されています。
P0.7 には、左側から配線が延びて接続されています。
ところが、RST はランドだけで、どこにも接続されていません。
裏面側の拡大写真を下に示します。
下側に 5 つ並んでいるランドは、左から
- 1 番 — VDD
- 2 番 — GND
- 3 番 — RST
- 4 番 — P0.7
- 5 番 — P0.6
となっています。
VDD には、右側から配線が伸びていて接続されていますが、その他の 4 つのランドには配線されていません。
つまり、3 番 RST には，両面基板のどちらの面でも配線されていないことになります。
手持ちの 2 つの PSoC5LP Prototyping Kit は、いずれも同じバージョンで、紙製のパッケージには「Rev A」、基板上のシールには「Rev 05」と記載されています。
回路図では、ヘッダ J2 の 3 番ピンにつながる信号は「P_XRES」と記載されていますが、回路図上でも P_XRES と XRES あるいは PROG_RESET とつながる部分は見当たりません。
幸い、すぐ近くにある 50 mil ピッチの JTAG ヘッダを実装するためのランド J5 の 10 番ピンに PROG_RESET 信号が配線されているので、そこと接続すればリセット信号を取り出すこことはできます。
ざっとググってみたところ、このことに言及している日本語のページは見当たりませんでした。
Cypress の Developer Community では、下に示すスレッドが 1 件ありました。
http://japan.cypress.com/forum/psoc-5-known-problems-and-solutions/cy8ckit-059-j2pin3-pxres
上記のスレッドでも、メーカー側からの明確な回答はありません。
