PIC18F14K50 (5)

前回の記事で書き忘れましたが、固定基準電圧 (FVR: Fixed Voltage Reference) に関する DC スペックでは、4.096 V を選択する場合は、 VDD >= 4.75 V という条件が付いています。
いつも使っている USB ハブでは、セルフ・パワーで使っても、「+5V」 の電圧が実測で 4.6 V しかなく、実際に発振させても基準電圧が不安定になるためか、周波数がフラつきます。
別のハブで、十分な「5V」を供給すると、安定して発振しました。
今回は、アンチログ回路付きのリセット型 VCO を構成し、その波形を観測してみます。

回路図を左に示します。 ベース結合アンチログ回路と、タイミング・コンデンサと、リセット用のトランジスタとからなる回路です。 
今回は、のこぎり波を後段の回路に出力するためのバッファ回路は省略し、波形を見る場合には、タイミング・コンデンサの端子にオシロのプローブを直接つないでいます。
アンチログ部には NPN トランジスタ・アレイ TD62507 を使っています。
10 番ピンのエミッタにつながっている 1 kΩ は温度補償用の抵抗です。
TD62507 には NPN トランジスタが 5 個入っているので、3 個使っても、まだ 2 個残っており、差動ペアによる温度補償回路に使う余地があります。
「Franco」と書いてある抵抗は「Franco の補償」をかける場合に挿入する位置を示すためのもので、現在は 0 Ω、つまり短絡してあります。
「555」では「Discharge」端子を利用して「リセット」をかけますが、PIC の内蔵モジュールによる実現では対応する端子はないので、リセット用の回路は外付けする必要があります。
555 のDischarge 端子では、グラウンド方向へのシンク電流しか流せないため、PNP トランジスタを使ったアンチログ回路にする必要がありますが、PIC 利用の回路ではリセット回路を PNP / PMOS トランジスタで構成すれば、アンチログ部には NPN トランジスタを使うことができます。
ただし、リセット時にはベース/ゲートをグラウンド側に引く必要があるので、SR ラッチ出力「SRQ」の極性を反転する必要があります。 具体的には、レジスタの設定を

  SRCON0_SRQEN  = 1 -- SR Latch Q  out enabled on RC4/SRQ pin
  SRCON0_SRNQEN = 0 -- SR Latch Q* out disabled

のように変更します。
当初は、リセット回路に、いわゆる「デジタル・トランジスタ」の DTA114E (ROHM) を使っていたのですが、ベース抵抗が 10 kΩ と大きいためか、十分に良い波形を得られなかったので、P-ch MOSFET である VP0808 (Vishay 社) に換えてみました。
波形写真を下に示します。

上側のトレースが「SRQ」出力 (6 番ピン)、つまり、リセット・トランジスタのゲートをドライブするリセット・パルスで、下側のトレースが、タイミング・コンデンサの端子にプローブを直接つないで見ている、のこぎり波の波形です。
リセット・タイミング周辺を拡大して見たのが次の写真です。

リセット・パルス幅は約 300 ns、のこぎり波の下端の電圧が約 600 mV、上端の電圧が約 3.2 V となっています。
この条件から、リセット期間中にコンデンサおよび PMOS を流れる電流の大きさを計算すると約 200 mA になります。
リセット・パルスの波形の立ち上がり/立ち下がりが、なまっているのは PMOS のゲート容量 (約 100 pF) の影響です。
PIC のコンパレータ部 / Vref 部のレジスタの設定は、上側の比較電圧が 1.024 V の 2 倍の 2.048 V、下側の比較電圧が、それを分圧した約 700 mV となっています。
のこぎり波の上端の電圧は約 3.2 V と、設定値よりも大きくなっていますが、これは、コンパレータの伝達遅延のために、リセットが解除されるのが遅れて、波形が「行き過ぎて」しまうためです。
のこぎり波が設定電圧の 2 V 付近を横切るタイミングと、リセットパルスが OFF に向かい始めるタイミングとの差を写真から読み取ると、 100 ns の程度であり、これはデータシートの AC 特性 (パラメタ番号 CM04) の「Tresp」(Response Time) の標準値 150 ns と大きくは違いません。
上の写真は VDD が 5 V ある場合のものでしたが、下の写真は VDD を 4.2 V まで低下させた場合のものです。

前の写真と比べると、リセット・パルス幅が約 600 ns と広くなり、リセット期間内の、のこぎり波の傾斜もゆるくなっています。
これは、PMOS のゲート電圧 (の絶対値) が小さくなったので、ON 抵抗は高くなり、リセット電流が減ったためです。
のこぎり波の傾斜がゆるくなったので、「行き過ぎ」量も減り、のこぎり波の上端の電圧は約 2.6 V となっています。
行き過ぎ量が変わると、のこぎり波の振幅および周波数も変化しますので、これは新たな電源電圧依存性が加わってしまったことを意味します。
これはあまり好ましくないので、別の回路の実験もやってみたいと思いますが、まずはアンチログ回路込みでの VCO の特性を測定してみようと思います。